【儀表網 研發快訊】近日，華中科技大學集成電路學院繆向水、王興晟教授團隊在電路領域主要期刊IEEE Transactions on Very Large Scale Integration (VLSI) Systems上發表了題為“ISARA: An Island-Style Systolic Array Reconfigurable Accelerator Based on Memristors for Deep Neural Networks” (應用于深度神經網絡的基于憶阻器的島式脈動陣列可重構加速器)的研究論文，該論文提出了一種基于憶阻器的島式脈動陣列可重構加速器(ISARA)，以滿足邊緣人工智能(AI)的計算加速需求，推動了邊緣AI計算硬件的發展。
 

　　傳統馮?諾依曼架構由于“功耗墻”與“存儲墻”不適合邊緣AI應用，存內計算(CIM)成為新選擇，基于憶阻器的神經網絡加速器受到廣泛關注。但基于非易失性存儲器的DNN存內加速器面臨架構、電路和器件層面的挑戰。采用島式脈動陣列架構，以PE為基本單元靈活擴展，減少數據傳輸和延遲。設計1/4/8位流水線逐次逼近寄存器(PIP-SAR)ADC，根據神經網絡層的位寬量化調整精度，降低功耗。利用脈動陣列計算時序，融合多個低精度憶阻器件存儲8位權重，減少器件電導隨機性非理想因素對精度的影響。
 

　　團隊基于180nm CMOS工藝完成PE電路設計，驗證了憶阻器芯片和硬件系統。構建基于憶阻器芯片的電路系統，部署CNN算法，識別精度達97%，與軟件實現相當。與其他加速器相比，ISARA在計算效率和吞吐量上表現出色，CIM單元利用率高，達99.93%(VGG-11)。處理不同神經網絡時，延遲比PUMA等低200倍。位融合方法可節省30%-60%能耗，識別精度損失不超3%。
 

　　ISARA通過開發的憶阻器芯片和硬件系統得到驗證，其片上網絡提高了數據傳輸效率，降低了延遲。靈活的PE組合和神經網絡層間數據調度與映射提高了計算吞吐量和硬件利用率，位融合解決了ADC功耗和精度問題，硬件測試結果驗證了其可行性和可靠性。
 

　　該憶阻器存算一體芯架構在可重構性、流水線處理和調度、非理想性因素調控等方面做出了創新，為邊緣智能計算提供了靈活的高算力高能效硬件基礎。