時鐘芯片 發生器緩沖器是用于 5G 基站應用的基于 PLL的時鐘發生器，該芯片采用全數字鎖相環技術，以實現高頻低相噪性能，并具有低功耗和高PSRR能力。使用ADPLL技術，可實現<0.3ps RMS的相位抖動性能。
輸出差分100MHz，125MHz，156.25MHz和單端33.33MHz CPU 時鐘，同時輸出 6 路 25MHz 緩沖參考時鐘。
時鐘芯片 發生器緩沖器主要特性
● 七路單端LVCMOS輸出，輸出阻抗為30歐姆
●三對LVPECL輸出
一路差分LVPECL輸出對（QA，nQA）的輸出頻率為156.25 MHz
兩路可選的差分LVPECL輸出對（QB，nQB和QC，nQC）的輸出頻率為100 MHz和125 MHz
● 1 路單端 LVCMOS 輸出（QD）的頻率為 33.33MHz CPU 時鐘
● 可選外部晶體或單端輸入源
● 晶體振蕩器接口用于 25MHz 晶體
● VCO頻率：2.5GHz
● 125MHz下的RMS相位抖動，使用25MHz晶體（12kHz-20MHz）：0.188ps（典型值）
●電源噪聲抑制PSNR：-70dB
● 3.3v電源電壓
●-40℃至85℃環境工作溫度
●40 引腳 VFQFN 封裝 6.0 × 6.0 × 0.85mm
